MELP算法參數(shù)編解碼模塊FPGA實現(xiàn)研究.pdf

1、在語音通信領域，低速率語音編碼作為一類語音編碼模型，既降低了編碼速率，又有效地節(jié)省了信道帶寬，因而有著重要的研究意義。在已有的低速率語音編碼中，混合激勵線性預測(MELP)編碼可以在2.4Kbps的編碼速率下工作并獲得較好的合成語音質量，因此在保密及窄帶語音通信中取得了廣泛的應用。
　　在實際應用中，一種合適的硬件實現(xiàn)平臺對MELP算法能否得到實際應用有著重要的影響。隨著制造工藝水平的發(fā)展，現(xiàn)場可編程門陣列(FPGA, Field

2、 Programmable Gate Array)所具有的集成度高、時序控制強、開發(fā)周期短等特點為語音編碼的實現(xiàn)創(chuàng)造了新的條件。因此，研究MELP算法基于FPGA的實現(xiàn)成為時下的趨勢和熱點。參數(shù)編解碼模塊是MELP算法的重要組成部分，故該部分基于FPGA的實現(xiàn)具有重要的工程意義。
　　本文分析了各編解碼模塊中參數(shù)的量化過程，研究了FPGA平臺下的設計方法與關鍵技術，實現(xiàn)并校驗了各模塊基于FPGA的仿真，完成了各模塊資源占用的分析。

3、具體體現(xiàn)在，第一，本文簡介了MELP聲碼器編解碼原理，對參數(shù)量化方法進行了分類，深入分析了關鍵參數(shù)的量化過程。第二，在介紹了FPGA及其開發(fā)平臺之后，本文針對FPGA設計過程中使用到的關鍵技術，分別研究了有限狀態(tài)機(FSM)、有限狀態(tài)機和數(shù)據(jù)傳輸(FSMD, Finite State Machine with Data Path)、只讀寄存器(ROM)和隨機取存存儲器(RAM)。第三，本文在分析C定點化MELP算法程序的基礎上，結合自下

4、而上的硬件設計思想，對各參數(shù)編解碼模塊進行了設計。通過Verilog HDL編寫程序，在Vivado開發(fā)設計平臺上實現(xiàn)了諸如多維左移移位寄存器、基音周期量化、傅立葉級數(shù)量化、漢明糾錯碼、數(shù)據(jù)打包解包等關鍵模塊。實現(xiàn)過程中，以多維左移移位寄存器、標量量化、矢量量化等模塊為例，分別突出了FPGA設計時的位處理應用、FSMD對數(shù)據(jù)與控制的傳輸實現(xiàn)、RAM及ROM對數(shù)組的處理。最后，在仿真實現(xiàn)后，對各模塊仿真結果的正確性進行了驗證。