一種應用于TDC的低抖動多相高頻時鐘產(chǎn)生電路設計.pdf

1、隨著系統(tǒng)芯片規(guī)模的不斷擴大，特征尺寸的縮小，芯片工作頻率越來越高，基于環(huán)形振蕩器的高頻時鐘產(chǎn)生電路，具有片上集成、多相位輸出和結構簡單等諸多優(yōu)點。但在傳統(tǒng)的時間數(shù)字轉換電路(Time-to-Digital Converter，TDC)中，時鐘頻率隨制造工藝、電源和溫度的變化，以及隨機抖動將直接制約TDC精度與分辨率性能的改善，因此基于溫度補償架構所實現(xiàn)的多相移時鐘產(chǎn)生電路已無法滿足TDC計數(shù)的根本需求。
　　為了改善時鐘的動態(tài)性能

2、，本文主要針對閉環(huán)的鎖頻環(huán)(Frequency Locked Loop，F(xiàn)LL)和鎖相環(huán)(Phase Locked Loop，PLL)系統(tǒng)架構進行對比驗證，詳細闡述了反饋系統(tǒng)的工作原理，并重點針對環(huán)路穩(wěn)定性和噪聲性能進行建模分析。在FLL系統(tǒng)中基于電荷共享技術和窄脈沖產(chǎn)生邏輯構成的頻率電壓轉換電路，通過采樣輸出頻率實現(xiàn)電壓的轉換，在誤差放大器的輸入端與輸入轉換電壓進行比較，利用該誤差量動態(tài)調節(jié)振蕩器的輸出頻率，跟隨參考頻率的變化。在PL

3、L系統(tǒng)中采用一種改進的鑒頻鑒相器結構，同時基于反饋補償方式的電荷泵架構能夠有效提高電流的匹配精度，分頻器則采用基于真單相時鐘的D觸發(fā)器結構構成，具有低功耗和強抗電源噪聲特點。
　　基于TSMC0.35μm CMOS工藝，在Cadence平臺下完成了電路的前后仿真驗證和系統(tǒng)版圖設計。芯片的測試結果表明，在FLL系統(tǒng)中頻率跟隨過程近似存在7.4MHz的固有偏差，在典型頻率180MHz下，均方根抖動近似38.68ps(@55μs)，相位