多核處理器內(nèi)部核間通信研究.pdf

1、隨著計算機的廣泛應(yīng)用，人們對于處理器的性能要求越來越高。傳統(tǒng)的單核處理器僅僅依靠提高處理器的時鐘頻率的做法已經(jīng)無法滿足需求了，單芯片多核處理器（CMP）技術(shù)也就應(yīng)運而生。它相比于單核單芯片處理器有控制邏輯簡單、設(shè)計和驗證周期短、并行處理、積木式升級、低功耗、低通信延遲等優(yōu)點。多核處理器目前已經(jīng)取代了單核處理器成為市場上的處理器的主流產(chǎn)品。
　　多核處理器內(nèi)的多個核并不是簡單地相連。多核處理器內(nèi)部的互聯(lián)架構(gòu)的研究近年來已在國內(nèi)外廣泛

2、開展。本文詳細分析了多核處理器發(fā)展現(xiàn)狀及趨勢，目前多核處理器內(nèi)部現(xiàn)有的通信架構(gòu)的優(yōu)缺點以及它們各自的適用場合。本文針對小核模式的多核處理器提出了一種CMC總線架構(gòu)。CMC總線架構(gòu)的設(shè)計目標(biāo)是實現(xiàn)總線只需一根握手信號線，簡單的硬件邏輯，軟件上提供必要的控制接口。
　　本文設(shè)計出一種多核處理器的架構(gòu)，該架構(gòu)既適用于同構(gòu)多核處理器又適用于異構(gòu)多核處理器。運用該架構(gòu)的多核處理器每個核處理的任務(wù)可以在很小、很專一。多核處理器內(nèi)部多個核的互聯(lián)

3、總線包括有外總線、長總線、短總線。長、短總線在多核處理器內(nèi)分別有各自不同的功能，長、短總線都采用CMC總線架構(gòu)。
　　整個CMC總線架構(gòu)采用Verilog硬件描述語言編寫實現(xiàn)，把多核處理器內(nèi)部的各個核有機的結(jié)合在一起。利用Modelsim SE軟件仿真驗證多核處理器內(nèi)部核間長、短總線的讀寫，并在Quartus II編程環(huán)境上進行了綜合和布局布線，把固件下載到了Altera的型號為Stratix II的FPGA中，然后把驗證的結(jié)果和