基于PCI總線的串行通訊控制器的設(shè)計.pdf

1、隨著互聯(lián)網(wǎng)逐漸進入大數(shù)據(jù)時代，研究高效高速的串行通訊成為一種必然趨勢。路由器的廣域網(wǎng)接口卡一般都采用基于外圍部件互聯(lián)(Peripheral Component Interconnect, PCI)總線的高速串行通訊控制器進行控制。高級數(shù)據(jù)鏈路控制協(xié)議(High Level Data Link Control，HDLC)是數(shù)據(jù)鏈路層中最常用的協(xié)議，它具有強大的差錯檢測功能和高可靠、高效率、透明傳輸?shù)奶攸c，能應(yīng)用于任何面向比特的高速數(shù)據(jù)傳輸

2、系統(tǒng)中。因此，本文采用HDLC協(xié)議控制器處理串行通訊中的數(shù)據(jù)，保證了數(shù)據(jù)的正確傳輸。
　　本文在分析PCI總線與HDLC協(xié)議的基礎(chǔ)上，設(shè)計了一種基于PCI總線的串行通訊控制器，描述了HDLC控制器與PCI總線進行通信的接口信號。設(shè)計分為發(fā)送和接收兩個模塊，兩大模塊的工作互不干擾，分別由各自的控制器加以控制。HDLC發(fā)送器包括并串移位寄存器、幀校驗序列(Frame Check Sequence，F(xiàn)CS)發(fā)生器、零插入、標(biāo)志停止字的產(chǎn)

3、生以及發(fā)送控制等模塊，HDLC接收器包括標(biāo)志停止字檢測、零檢測、FCS校驗器、串并轉(zhuǎn)換、接收控制等模塊。其中，F(xiàn)CS校驗部分采用循環(huán)冗余校驗(Cyclic Redundancy Check，CRC)，以保證數(shù)據(jù)傳輸?shù)恼_性和完整性。通過對發(fā)送和接收控制模塊的重點描述，說明了系統(tǒng)中數(shù)據(jù)發(fā)送和接收處理的詳細過程。采用Verilog HDL語言進行電路設(shè)計，并且使用Modelsim軟件進行功能仿真。在TSMC90nm工藝下，電路的工作頻率可達