基于FPGA的RFIC測試平臺的硬件電路設計與實現(xiàn).pdf

1、隨著無線通信技術的發(fā)展，射頻芯片的性能變得尤為重要，高效、可靠的測試成為設計中一個不可缺少的環(huán)節(jié)。本文基于這樣的背景，結合國內(nèi)外在芯片測試方面的研究現(xiàn)狀，設計了一種通用的測試平臺，該平臺包括待測件、測試板、PC機和測試儀器。
　　本文的主要工作是完成測試平臺的硬件電路設計，包括FPGA控制基板的設計、電源設計和基帶電路設計。設計的難點在于保證基帶信號在測試平臺上的性能，使之傳輸性能受硬件電路的影響達到最小，因此本文在保證測試平臺功

2、能的基礎上，對基帶信號進行了優(yōu)化?；鶐盘栐跍y試平臺上以模擬差分對的形式連接待測器件和轉換器，測試板上的外圍電路會在差分對上產(chǎn)生共模噪聲，對基帶信號造成影響，從而影響測試平臺的可靠性。本文首先分析了共模噪聲產(chǎn)生的原因，然后對濾波系統(tǒng)等效阻抗網(wǎng)絡進行建模分析，得出阻抗不匹配會影響共模噪聲向差模信號的轉換。本文在硬件電路上設計一種平衡結構的共模濾波器對基帶信號進行優(yōu)化設計，該濾波器采用對稱的濾波網(wǎng)絡，設計中考慮了PCB走線及元件的寄生參數(shù)對

3、阻抗的影響，該共模濾波器能在最大程度抑制差分對中的共模噪聲，從而保證基帶信號的質(zhì)量。
　　最后，本文對測試平臺進行了驗證。根據(jù)實測差分信號優(yōu)化前后的眼圖對比可知，共模噪聲減小了0.12V，測試平臺的基帶發(fā)射信號SNR提升了2dB，基帶接收信號SNR提升了3dB。另外，對系統(tǒng)待測件控制性能的測試結果表明，測試板可以提供多路自由可調(diào)的電源信號，且電源負載電流可測。動態(tài)測試所需的可調(diào)IO電平轉換時間為0.836μs，達到了設計要求。時鐘