QC-LDPC碼的編譯碼器FPGA實現(xiàn)及其在協(xié)作通信中的應用.pdf

1、1963年Gallager博士論文中的LDPC碼擁有接近香農(nóng)極限的優(yōu)異性能,但限于當時硬件技術的限制,沒有得到足夠的重視。自1996年被Mackay、Spielman和Wiberg同時“再發(fā)現(xiàn)”以來,受到了學術界和應用界的廣泛關注,掀起了信道編碼界的研究熱潮。伴隨著現(xiàn)在硬件技術的發(fā)展,LDPC碼已經(jīng)被廣泛應用于第四代移動通信系統(tǒng)、衛(wèi)星通信、網(wǎng)絡編碼協(xié)作通信系統(tǒng)、CMMB等通信系統(tǒng)中。
　　關于 LDPC碼的硬件實現(xiàn)研究也取得了巨大

2、的發(fā)展,但是無論是編碼器的部分迭代編碼算法還是譯碼器的串行結構和完全并行結構都有著其自身的缺陷。QC-LDPC碼作為LDPC碼的一個子類,有其自身的特性。利用QC-LDPC碼的準循環(huán)特性,有關學者和專家研究出了基于SRAA結構的編碼器,并基于TPMP譯碼算法提出了分層譯碼算法及其譯碼器結構,大大降低了對硬件資源的消耗,并保持了性能的優(yōu)勢。
　　本文首先在線性分組碼的基礎上介紹了 LDPC碼的基礎理論,并重點詳細研究了基于有限域構造

3、的QC-LDPC碼。
　　然后詳細闡述了 LDPC碼的各種編碼方法以及譯碼方法,并對各種譯碼方法的性能作了軟件仿真和對比,確定了兩種基于最小和算法的修正因子。最終選擇了基于歸一化最小和算法的分層譯碼算法作為硬件實現(xiàn)的算法,采用7bits量化來處理數(shù)據(jù)。
　　接著研究了基于有限域加群構造的QC-LDPC碼,并通過特殊的構造方法構造出滿秩的QC-LDPC碼并將之應用于編碼中繼協(xié)作通信系統(tǒng)的源節(jié)點和中繼節(jié)點處,并由此構成了總體校驗

4、矩陣,導出了雙層Tanner圖,目的節(jié)點處采用基于雙層Tanner圖的聯(lián)合迭代譯碼算法。仿真和對比了各種理想和非理想?yún)f(xié)作通信系統(tǒng)的性能。
　　最后,基于Quartus II軟件,利用verilog HDL語言在Altera公司的EP3SE260F1517C2器件上實現(xiàn)了QC-LDPC碼編譯碼器的布局布線以及綜合優(yōu)化。使用Modelsim進行了仿真測試。編碼器在工作頻率70MHz的情況下,吞吐率可達到139.45 Mbps。譯碼器在