基于FPGA的數(shù)字化變電站時(shí)鐘同步系統(tǒng)設(shè)計(jì).pdf

1、對(duì)于數(shù)字化變電站或智能變電站，傳統(tǒng)的時(shí)間同步方法甚至SNTP網(wǎng)絡(luò)對(duì)時(shí)方式已不能完全滿足變電站對(duì)時(shí)精度的需求。參考IEC61850標(biāo)準(zhǔn)，過程層的某些應(yīng)用要求時(shí)間同步精度達(dá)到微秒甚至亞微秒的級(jí)別。適時(shí)出現(xiàn)的IEEE1588精確時(shí)間協(xié)議，只需少量的硬件和網(wǎng)絡(luò)資源，就能滿足數(shù)字化變電站同步精度的要求。
　　 本文較為系統(tǒng)地比較了幾種變電站對(duì)時(shí)方式，指出IEEE1588協(xié)議其優(yōu)勢(shì)所在。著重于IEC61850標(biāo)準(zhǔn)的數(shù)字化變電站通信體系，粗略

2、地介紹了數(shù)字化變電站的相關(guān)理論和技術(shù)。文章還詳細(xì)地介紹了精確對(duì)時(shí)協(xié)議的時(shí)鐘模型以及同步報(bào)文的結(jié)構(gòu)，深入地分析了IEEE1588協(xié)議的同步原理。
　　 本文在IEEE1588協(xié)議理論分析的基礎(chǔ)上，依據(jù)幾種基本組網(wǎng)方式，給出了IEEE1588協(xié)議在數(shù)字化變電站的應(yīng)用方案并進(jìn)行了比較。為避免網(wǎng)絡(luò)協(xié)議棧處理報(bào)文時(shí)產(chǎn)生延遲的影響，采取FPGA在MII接口處打時(shí)間戳的方案。采用CPU、FPGA、MAC芯片、PHY芯片設(shè)計(jì)了同步系統(tǒng)的硬件架構(gòu)

3、，給出了IEEE1588協(xié)議軟件實(shí)現(xiàn)流程圖，并對(duì)最佳主時(shí)鐘算法進(jìn)行了程序設(shè)計(jì)。使用VerilogHDL語言，依據(jù)MII接口的報(bào)文收發(fā)時(shí)序和數(shù)據(jù)傳輸規(guī)律，設(shè)計(jì)同步報(bào)文檢測(cè)模塊。根據(jù)時(shí)鐘之間的計(jì)時(shí)偏移量，對(duì)本地時(shí)鐘的晶振頻率進(jìn)行合理的補(bǔ)償使走時(shí)頻率隨偏移量自動(dòng)地修正，并對(duì)設(shè)計(jì)的補(bǔ)償算法進(jìn)行詳細(xì)說明。在此基礎(chǔ)上，利用FPGA開發(fā)套件進(jìn)行建模和時(shí)序仿真，驗(yàn)證了報(bào)文檢測(cè)模塊和晶振頻率補(bǔ)償模塊的正確性和可行性，為開發(fā)基于IEEE1588協(xié)議的硬件模