高階SIGMA DELTA微加速度計(jì)接口ASIC芯片研究.pdf

1、由于具有巨大的軍事和民用價(jià)值,微機(jī)械加速度計(jì)是目前應(yīng)用最廣泛的MEMS集成傳感器之一。其中,電容式Sigma Delta微加速度計(jì)由于具有高帶寬、直接數(shù)字輸出、與標(biāo)準(zhǔn)CMOS工藝有良好的兼容性等優(yōu)點(diǎn),成為當(dāng)前集成微加速度計(jì)研究的熱點(diǎn)。接口ASIC電路是實(shí)現(xiàn)高性能集成傳感器的關(guān)鍵,因此開展Sigma Delta微加速度計(jì)接口ASIC電路的研究具有重要的研究意義與實(shí)用價(jià)值。
　　當(dāng)前,高階Sigma Delta微加速度計(jì)接口電路的研究

2、在系統(tǒng)參數(shù)設(shè)計(jì)、綜合非線性分析、殘留運(yùn)動(dòng)噪聲分析、系統(tǒng)參數(shù)優(yōu)化等方面還有待于完善,所設(shè)計(jì)出的接口芯片難以進(jìn)行后期參數(shù)調(diào)整。針對(duì)以上情況,本文開展了高階Sigma Delta微加速度設(shè)計(jì)過程中的相關(guān)關(guān)鍵問題的研究。
　　通過綜合分析單反饋與分布式反饋兩種高階Sigma Delta加速度計(jì)拓?fù)浣Y(jié)構(gòu)的特點(diǎn),本文選取分布式反饋結(jié)構(gòu),并據(jù)此結(jié)構(gòu)給出了基于量化噪聲整形環(huán)路特性的加速度計(jì)系統(tǒng)參數(shù)初始條件的設(shè)計(jì)方法,該方法能夠有效簡化系統(tǒng)參數(shù)的設(shè)

3、計(jì)流程;根據(jù)分布反饋式高階數(shù)字加速度計(jì)的特點(diǎn),本文建立了考慮信號(hào)傳輸特性的系統(tǒng)噪聲傳輸模型以及綜合多種非線性來源的系統(tǒng)非線性模型,并基于這些模型分析了加速度計(jì)噪聲特性、非線性特性與系統(tǒng)電學(xué)參數(shù)的關(guān)系,分析結(jié)果表明,可以通過優(yōu)化系統(tǒng)參數(shù)實(shí)現(xiàn)數(shù)字加速度計(jì)性能的優(yōu)化;殘留運(yùn)動(dòng)是數(shù)字閉環(huán)加速度計(jì)與模擬閉環(huán)加速度計(jì)的最重要的區(qū)別之一,而目前相關(guān)文獻(xiàn)對(duì)于殘留運(yùn)動(dòng)噪聲是否為系統(tǒng)主要噪聲源尚無定論,本文建立了殘留運(yùn)動(dòng)噪聲的解析模型,通過分析模型并仿真可

4、知,殘留運(yùn)動(dòng)噪聲不是加速度計(jì)的主要噪聲源。
　　針對(duì)當(dāng)前高階Sigma Delta微加速度計(jì)參數(shù)設(shè)計(jì)只考慮量化噪聲特性的不足,通過綜合分析系統(tǒng)參數(shù)對(duì)加速度計(jì)噪聲特性、非線性、穩(wěn)定性的影響,建立了加速度計(jì)系統(tǒng)參數(shù)綜合優(yōu)化模型并給出了優(yōu)化方法。仿真與實(shí)測結(jié)果表明,本文建立的參數(shù)優(yōu)化模型與方法能夠有效的實(shí)現(xiàn)加速度計(jì)性能的優(yōu)化。
　　在理論分析的基礎(chǔ)上,完成了高階Sigma Delta微加速度計(jì)接口ASIC電路設(shè)計(jì)。設(shè)計(jì)了能夠通過外

5、圍元件調(diào)整組成模擬閉環(huán)與數(shù)字閉環(huán)加速度計(jì)的電路結(jié)構(gòu);設(shè)計(jì)了能夠?qū)崿F(xiàn)前級(jí)微弱電容檢測電路與級(jí)聯(lián)積分器時(shí)序分離的系統(tǒng)工作模式與控制時(shí)序;設(shè)計(jì)了改進(jìn)的級(jí)聯(lián)積分器結(jié)構(gòu),有效的解決了積分器中運(yùn)算放大器設(shè)計(jì)問題;設(shè)計(jì)了改進(jìn)的分布反饋參數(shù)控制電路,結(jié)合前饋增益調(diào)節(jié)電路實(shí)現(xiàn)了加速度計(jì)系統(tǒng)參數(shù)后期調(diào)節(jié);在設(shè)計(jì)完成包括三種運(yùn)算放大器、鎖存比較器、時(shí)序產(chǎn)生電路、電壓基準(zhǔn)源、LDO等電路模塊之后,通過Cadence APS高速并行仿真器對(duì)整體電路進(jìn)行了模擬仿真

6、,仿真結(jié)果表明,晶體管級(jí)電路設(shè)計(jì)滿足要求。
　　在對(duì)加速度計(jì)接口芯片進(jìn)行版圖設(shè)計(jì)后,搭載哈工大MEMS中心工程批圓片進(jìn)行流片。芯片樣品與敏感結(jié)構(gòu)組成測試傳感器,實(shí)測結(jié)果表明,芯片各模塊工作正常,比較器建立時(shí)間24nS,電壓基準(zhǔn)源溫度系數(shù)為8ppm/℃,LDO輸出噪聲約為100nV/ Hz1/2,接口ASIC芯片與敏感結(jié)構(gòu)組成模擬閉環(huán)加速度計(jì)后輸出噪聲約為:12μg/Hz1/2;偏置穩(wěn)定性為0.128mg;線性度約為0.07％;接口