SoC頂層驗(yàn)證平臺和優(yōu)化驗(yàn)證方法研究.pdf

1、　　隨著集成電路技術(shù)的快速發(fā)展，工藝特征尺寸不斷減小，產(chǎn)品的性能不斷提高，在單一芯片上實(shí)現(xiàn)全部系統(tǒng)功能的SoC設(shè)計(jì)技術(shù)也已經(jīng)逐漸走向成熟。通過仿真建模實(shí)現(xiàn)SoC設(shè)計(jì)和驗(yàn)證是目前的主流方法，隨著SoC設(shè)計(jì)規(guī)模的增加，頂層建模與驗(yàn)證問題日益成為設(shè)計(jì)者關(guān)注的焦點(diǎn)。本文研究了SoC頂層建模與驗(yàn)證的方法以及相關(guān)配置環(huán)境的實(shí)現(xiàn)技術(shù)，并對IP有限狀態(tài)機(jī)和SoC有限狀態(tài)機(jī)優(yōu)化驗(yàn)證問題進(jìn)行了分析討論，此外本文還研究了操作級驗(yàn)證方法中功能覆蓋率的優(yōu)化問題。

2、　　本論文首先對如何構(gòu)建多層次混合語言SoC建模和驗(yàn)證平臺進(jìn)行了討論，分析了新型建模和驗(yàn)證語言SystemC的使用方法和特點(diǎn)，討論了其通道建模方法在SoC頂層建模和驗(yàn)證方面的優(yōu)勢。本論文完成了多層次混合語言SoC平臺配置環(huán)境的構(gòu)建工作，討論了平臺環(huán)境的劃分方法及其實(shí)現(xiàn)過程。實(shí)際仿真結(jié)果說明SystemC語言作為一種新型硬件設(shè)計(jì)語言，在多層次混合語言SoC平臺中可以與其他硬件設(shè)計(jì)語言(HDL)混合使用，進(jìn)而實(shí)現(xiàn)對系統(tǒng)的預(yù)設(shè)計(jì)和預(yù)驗(yàn)證。

3、　　本論文對有限狀態(tài)機(jī)驗(yàn)證問題進(jìn)行了研究。論文使用圖論方法首先分析了在IP有限狀態(tài)機(jī)對應(yīng)的有向圖中構(gòu)建Euler路徑的方法及其適用的情況，同時(shí)提出了一種使用數(shù)學(xué)規(guī)劃方法優(yōu)化解決該問題方法。該優(yōu)化方法針對初始結(jié)點(diǎn)是出度點(diǎn)的IP有限狀態(tài)機(jī)特點(diǎn)提出并且經(jīng)過了理論證明。同時(shí)對于IP有限狀態(tài)機(jī)驗(yàn)證來說，該優(yōu)化方法簡單實(shí)用、易于實(shí)現(xiàn)?！　≡跇?gòu)建Euler路徑對IP有限狀態(tài)機(jī)優(yōu)化驗(yàn)證問題討論的基礎(chǔ)上，本論文進(jìn)一步研究了在有限狀態(tài)機(jī)中構(gòu)建Euler回

4、路的方法及其適用的情況。構(gòu)造Euler回路的方法適用于初始結(jié)點(diǎn)是入度點(diǎn)和平衡點(diǎn)的IP有限狀態(tài)機(jī)，同時(shí)該方法也解決了SoC有限狀態(tài)機(jī)優(yōu)化驗(yàn)證問題。本論文提出了一種利用IP有限狀態(tài)機(jī)優(yōu)化驗(yàn)證結(jié)果來對SoC有限狀態(tài)機(jī)進(jìn)行優(yōu)化驗(yàn)證的方法。該優(yōu)化方法可用于指導(dǎo)SoC設(shè)計(jì)過程中對IP有限狀態(tài)機(jī)和SoC有限狀態(tài)機(jī)的設(shè)計(jì)和驗(yàn)證，同時(shí)也可以作為分析有限狀態(tài)機(jī)問題的EDA工具的一個(gè)組成部分?！　”菊撐淖詈笸ㄟ^研究操作級設(shè)計(jì)和驗(yàn)證方法的技術(shù)特點(diǎn)，提出了一種