系統(tǒng)芯片SOC的邏輯BIST研究.pdf

1、隨著芯片規(guī)模和工作頻率迅速增長，尤其是系統(tǒng)芯片SOC的出現(xiàn)，由于嵌入了各種芯核(core)，使得測試數(shù)據(jù)上升，而被測試芯核又難以進入，結(jié)果導致測試費用大量增加，并且傳統(tǒng)的離線測試越來越不適應(yīng)IC的發(fā)展。因此，近年來BIST以其無可比擬的優(yōu)越性而成為解決SOC測試問題的研究熱點。 在SOC芯片測試中，人們將越來越多的時間和精力投入到測試數(shù)據(jù)壓縮、縮短測試時間和降低功耗三個方面。而且這三個方面往往相互影響，有時甚至是相互依賴或相互矛

2、盾，使得測試時需要在這三者之間進行均衡。 為了利用有限的測試資源滿足SOC測試，優(yōu)化測試資源已成為必要。本文通過對現(xiàn)有SOC邏輯BIST方案及SOC測試特點的充分研究，就單核測試、多核測試及低功耗測試提出了一系列新的、有效的測試方案。本文的主要工作如下：針對單核測試問題，本文提出一種控制折疊計數(shù)狀態(tài)轉(zhuǎn)移的BIST方案。該方案是在基于折疊計數(shù)器的基礎(chǔ)上，采用LFSR編碼折疊計數(shù)器種子，并通過選定的存儲折疊距離來控制確定的測試模式生

3、成，使得產(chǎn)生的測試模式集與原測試集相等。既很好的解決了測試數(shù)據(jù)的壓縮，又避免了重疊、冗余測試模式的產(chǎn)生。實驗結(jié)果證明，本文建議的方案不僅具有較高的測試數(shù)據(jù)壓縮率，而且能夠非常有效地減少測試應(yīng)用時間，平均測試應(yīng)用時間僅僅是類似方案的4％。 針對低功耗測試問題，本文提出一種新的低功耗混合BIST方案。該方案是在上面方案的基礎(chǔ)上，為了有效降低SOC測試功耗而采取了提高輸入測試向量之間的相關(guān)性、并并行加載等手段優(yōu)化播種，使得測試向量間輸

4、入跳變大幅度降低，從而達到有效降測試功耗的目的。實驗結(jié)果顯示：本方案的平均輸入跳變僅為類似方案的2.7％。 針對多核測試問題，本文提出一種基于總線的SOC多核測試方案。該方案對SOC芯片中多核測試數(shù)據(jù)統(tǒng)一壓縮與解壓；并在基于總線的基礎(chǔ)上，各被測芯核共用同一掃描鏈輸入測試向量。該方案既實現(xiàn)了多個芯核(core)的并行測試，縮短了測試時間，又降低了用于測試的硬件開銷。實驗證明該方案具有很高的壓縮率，平均壓縮率在94％以上，是一種非常