基于FPGA的疵點(diǎn)檢測(cè)算法的硬件實(shí)現(xiàn).pdf

1、自從紡織業(yè)進(jìn)入自動(dòng)化時(shí)代以來，生產(chǎn)技術(shù)的進(jìn)步導(dǎo)致生產(chǎn)效率的突飛猛進(jìn)，但是布匹的品質(zhì)檢測(cè)技術(shù)卻落后于生產(chǎn)技術(shù)的發(fā)展，成為影響紡織業(yè)勞動(dòng)效率的一個(gè)瓶頸。落后的人工肉眼檢測(cè)不但誤檢率高，效率低，帶來的長(zhǎng)期重復(fù)性工作還容易引起工人的過度勞累，檢測(cè)環(huán)節(jié)的自動(dòng)化實(shí)現(xiàn)于是被提上日程。憑借著大規(guī)模集成電路和檢測(cè)算法的迅速發(fā)展，機(jī)器視覺在布匹疵點(diǎn)檢測(cè)以及其它的工業(yè)表面檢測(cè)領(lǐng)域已經(jīng)嶄露頭角，成為檢測(cè)自動(dòng)化中不可缺少的技術(shù)。 FPGA 作為ASIC

2、電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一，在各種硬件平臺(tái)的構(gòu)建中起到了越來越重要的作用。針對(duì)其強(qiáng)大的邏輯運(yùn)算功能，靈活的芯片功能實(shí)現(xiàn)和I/O 配置等特點(diǎn)，我們選擇它作為硬件平臺(tái)的算法實(shí)現(xiàn)芯片。 輔助以高性能，低功耗，低成本的ARM7 處理器，實(shí)現(xiàn)了疵點(diǎn)實(shí)時(shí)檢測(cè)算法的硬件平臺(tái)構(gòu)建。本文介紹了以Altera Stratix系列FPGA為核心的FPGA 開發(fā)板和以32 位ARM7TDMITM 網(wǎng)絡(luò)處理器S3C4510BTM

3、為核心的ARM Linux 開發(fā)板的系統(tǒng)結(jié)構(gòu)和一般開發(fā)流程。比較了兩種不同的實(shí)現(xiàn)開發(fā)板互連通信的方法并分析采用了更加適合硬件平臺(tái)的一種，移植了μC/OS-II 操作系統(tǒng)到ARM 開發(fā)板實(shí)現(xiàn)串口與PC 上位機(jī)的通訊，對(duì)擴(kuò)展的系統(tǒng)總線的管理以及與FPGA 之間的通信。同時(shí)將軟核處理器NiosII 安裝到Altera Stratix Nios 開發(fā)板以實(shí)現(xiàn)以灰度共生矩陣為基礎(chǔ)改進(jìn)的疵點(diǎn)實(shí)時(shí)檢測(cè)算法，驗(yàn)證了硬件平臺(tái)設(shè)計(jì)方案的可行性。 灰